Pengembangan sistem pada sebuah chip: tahapan dan biaya 

Pengembangan sistem pada sebuah chip: tahapan dan biaya siklus desain penuh

Membuat system on a chip (SoC) bukan hanya sebuah langkah dalam desain elektronik, namun merupakan perubahan mendasar dalam arsitektur perangkat. Dalam praktik kami, kami melihat bahwa peralihan dari komponen terpisah ke solusi terintegrasi mengurangi area PCB sebesar 40-60% dan konsumsi daya hingga 35%. Namun, akibat dari kesalahan pada tahap spesifikasi dapat menyebabkan kerugian jutaan rubel dan keterlambatan bertahun-tahun dalam memasuki pasar.Pengembangan sistem pada sebuah chip: tahapan dan biayabergantung pada kompleksitas arsitektur, proses teknis yang dipilih, dan persyaratan keandalan.

Banyak pelanggan secara keliru percaya bahwa SoC hanya merupakan domain raksasa seperti Huawei atau Apple. Ini adalah kesalahpahaman. Saat ini, solusi ASIC dan SoC khusus tersedia untuk bisnis menengah, terutama di segmen IoT, otomasi industri, dan telekomunikasi. Pertanyaan kuncinya bukanlah “dapatkah hal ini dilakukan”, namun bagaimana mengoptimalkan anggaran pada masing-masing dari tujuh tahap penting dalam siklus hidup chip. Kami akan menganalisis angka sebenarnya, risiko tersembunyi dan bagaimana sertifikasi Gost atau ISO mempengaruhi perkiraan akhir.

Tahap 1: Desain Arsitektur dan Spesifikasi Persyaratan

Tahap pertama menentukan 80% keberhasilan keseluruhan proyek. Di sini kita tidak menggambar diagram, tetapi membentuk model matematika dari perilaku chip masa depan. Tugas utamanya adalah menerjemahkan persyaratan bisnis (“perangkat harus beroperasi selama 5 tahun dengan satu baterai”) ke dalam parameter teknis (kecepatan clock, ukuran cache, tegangan inti).

Di tim teknisi kami, biasanya memulai dengan analisis antarmuka. Berapa banyak jalur PCIe yang dibutuhkan? Protokol komunikasi mana yang utama - MIPI, USB 3.0 atau standar milik Anda sendiri? Kesalahan di sini berakibat fatal. Salah satu klien kami, produsen pengontrol industri, bersikeras menggunakan antarmuka lama untuk menghemat lisensi inti IP. Hasilnya: Chip tidak dapat menyediakan bandwidth yang diperlukan untuk pemrosesan video real-time. Mendesain ulang masker menyebabkan perusahaan kehilangan $150.000 dan waktu henti selama tiga bulan.

Pada tahap ini juga ditentukan pilihan unit teknologi. Untuk prosesor frekuensi tinggi, ini bisa berupa 7nm atau 5nm, tetapi untuk sebagian besar aplikasi industri, proses 28nm, 40nm, atau 65nm sudah optimal. Produk ini lebih murah untuk diproduksi, memiliki tingkat kerusakan yang lebih rendah, dan lebih tahan terhadap suhu ekstrem. Dokumentasi pada tahap ini dituangkan dalam bentuk spesifikasi persyaratan (PRS), yang menjadi dokumen yang mengikat secara hukum antara pelanggan dan pengembang.

Rekomendasi:Jangan buang waktu untuk memodelkan banyak hal. Gunakan alat tingkat sistem (SystemC) untuk mensimulasikan algoritma sebelum menulis kode RTL. Hal ini akan menghemat anggaran pada tahap selanjutnya.

Tahap 2: Desain RTL dan verifikasi logika

Register Transfer Level (RTL) adalah tingkat deskripsi perangkat keras di mana perilaku sistem dijelaskan dalam Verilog atau VHDL. Ini adalah tahap yang paling padat karya, memakan waktu hingga 40% dari keseluruhan waktu proyek. Insinyur menulis kode yang menjelaskan bagaimana data berpindah antar register dan diubah oleh logika kombinasional.

Namun menulis kode hanyalah setengah dari perjuangan. Verifikasi membutuhkan lebih banyak sumber daya daripada desain itu sendiri. Rasio teknisi verifikasi dan desainer seringkali 3:1. Mengapa? Karena tidak mungkin menemukan kesalahan pada silikon jadi tanpa desain ulang (revisi desain) yang mahal. Kami menggunakan metodologi UVM (Universal Verification Methodology) untuk menciptakan lingkungan pengujian yang menghasilkan jutaan skenario pengoperasian chip acak.

Poin kritisnya adalah memeriksa kepatuhan terhadap standar keselamatan. Jika SoC Anda ditujukan untuk industri otomotif, maka harus mematuhi ISO 26262 (level ASIL). Untuk peralatan medis - IEC 62304. Penerapan standar ini memerlukan logika diagnosis mandiri tambahan (BIST - Uji Mandiri Bawaan), yang meningkatkan area chip sebesar 5-10%, tetapi merupakan prasyarat untuk sertifikasi.

Kesalahan umum yang dilakukan pemula adalah mengabaikan cakupan kode dan metrik cakupan fungsional. Kami telah melihat proyek di mana pengujian menunjukkan keberhasilan 100%, namun saat pertama kali diluncurkan pada perangkat keras, chip terhenti karena kondisi perlombaan data langka yang tidak tercakup dalam pengujian. Gunakan verifikasi formal untuk blok kritis.

Tahap 3: Sintesis, penempatan dan routing (Desain Fisik)

Setelah logika diverifikasi, desain fisik dimulai. Kode RTL diubah menjadi gerbang netlist (gate netlist) dan kemudian ditempatkan pada substrat silikon. Masalah pembuangan panas, Integritas Sinyal, dan Integritas Daya dibahas di sini.

Pada tahap ini, PPA memainkan peran kunci: Power (konsumsi energi), Performance (kinerja), Area (area). Ketiga parameter ini bersaing ketat. Memperbaiki yang satu hampir selalu memperburuk yang lain. Misalnya, peningkatan frekuensi clock memerlukan peningkatan voltase, yang menyebabkan peningkatan tajam dalam pembangkitan panas. Tugas kita adalah menemukan keseimbangan yang memenuhi spesifikasi.

Perhatian khusus diberikan pada pohon jam (Sintesis Pohon Jam). Distribusi sinyal jam yang tidak seimbang menyebabkan pelanggaran waktu. Kami menggunakan algoritme kompleks untuk meminimalkan kemiringan (perbedaan waktu kedatangan sinyal) antara berbagai bagian chip. Juga pada tahap ini, sel pengisi dan struktur keran yang baik ditambahkan untuk mematuhi aturan pengecoran.

Biaya lisensi CAD (alat EDA) untuk desain fisik sangat tinggi. Penggunaan perangkat lunak bajakan tidak dapat diterima bukan hanya karena risiko hukum, namun juga karena kurangnya dukungan teknis dan pustaka proses yang diperbarui. Untuk proyek dengan anggaran kurang dari $500.000, seringkali lebih masuk akal untuk menggunakan solusi cloud atau melakukan outsourcing desain fisik ke perusahaan desain khusus.

Tahap 4: Persiapan produksi dan produksi masker

Hasil akhir dari perancangan fisik berupa file GDSII. Ini adalah deskripsi geometris dari semua lapisan chip. Data ini dikirim ke pengecoran seperti TSMC, GlobalFoundries atau SMIC. Tahap Tape-out dimulai.

Bagian yang paling mahal dari tahap ini adalah produksi foto masker (masker). Harga satu set masker tergantung pada unit teknologi. Untuk proses 65nm, kit ini dapat berharga $50.000–$80.000. Untuk 28 nm – sudah $150.000–$300.000. Untuk 7nm tingkat lanjut, harganya lebih dari $3-5 juta. Inilah sebabnya mengapa memilih teknologi proses yang matang sering kali menjadi faktor penentu profitabilitas untuk batch kecil.

Sebelum diluncurkan ke produksi massal, dibuat prototipe (Engineering Samples). Biasanya ini adalah kumpulan 50–100 wafer. Chip ini menjalani pengujian laboratorium yang ketat. Kami menguji kesesuaiannya dengan rentang suhu. Untuk aplikasi industri, standar ini memerlukan pengoperasian dari -40°C hingga +85°C (atau bahkan +105°C). Untuk komersial - dari 0°C hingga +70°C.

Nuansa penting: kontrak dengan pabrik sering kali memberikan penalti untuk perubahan spesifikasi setelah Tape-out. Pengeditan apa pun, bahkan mengoreksi satu kesalahan logika, memerlukan produksi masker baru. Oleh karena itu, aturan “ukur dua kali, potong sekali” benar-benar berlaku di sini.

Tahap 5: Pengujian, pengemasan dan sertifikasi

Kristal telanjang (mati) tidak ada gunanya tanpa wadah. Rumahnya melindungi chip dari kelembapan, debu, dan kerusakan mekanis, dan juga menyediakan kontak listrik dengan papan sirkuit tercetak. Pilihan jenis paket (BGA, QFN, LGA) mempengaruhi biaya produk akhir dan efisiensi pembuangan panas.

Pengujian dibagi menjadi dua tahap yaitu Wafer Sort (penyortiran wafer) dan Final Test (pengujian akhir produk jadi). Selama tahap Penyortiran Wafer, setiap cetakan pada wafer diperiksa dengan sebuah probe. Kristal yang rusak ditandai dan dihilangkan agar tidak membuang-buang uang untuk kemasannya. Hasil (yield) merupakan parameter kritis. Jika imbal hasilnya 60%, maka harga satu keping yang bagus akan meningkat secara proporsional.

Untuk memasuki pasar Rusia dan EAEU, diperlukan sertifikasi. Komponen elektronik harus mematuhi peraturan teknis TR TS 004/2011 (Tentang keselamatan peralatan tegangan rendah) dan TR TS 020/2011 (Kompatibilitas elektromagnetik). Memperoleh sertifikat kesesuaian atau pernyataan kesesuaian memerlukan pengujian di laboratorium yang terakreditasi. Tanpa tanda EAC, penjualan produk di Federasi Rusia adalah ilegal.

Penting juga untuk mempertimbangkan logistik. Pengiriman chip dari Asia kini menimbulkan risiko penundaan. Kami merekomendasikan pembentukan stok pengaman di gudang dalam negeri atau di yurisdiksi negara sahabat untuk menghindari penghentian jalur produksi di pabrik akhir.

Analisis biaya: berapa harga pengembangan SoC

Biaya proyek sangat bervariasi. Untuk memberi Anda panduan, kami telah mengelompokkan biaya ke dalam beberapa kategori. Angka-angka tersebut diberikan untuk proyek dengan kompleksitas sedang (pengontrol untuk IoT atau otomasi industri) pada teknologi proses 40–65 nm.

Selain biaya pengembangan (NRE - Non-Recurring Engineering), terdapat biaya satuan produksi (BOM cost). Ini termasuk biaya wafer, pengemasan dan pengujian. Dengan sirkulasi 10.000 lembar, harga satu keping bisa $15–$25. Dengan sirkulasi 1.000.000 lembar, jumlahnya turun menjadi $3–$5. Oleh karena itu, penghitungan laba atas investasi (ROI) harus didasarkan pada proyeksi volume penjualan.

Dalam pekerjaan kami, kami sering menawarkan pendekatan modular kepada klien. Daripada mengembangkan SoC lengkap dari awal, Anda dapat menggunakan cetakan dasar dan menambahkan blok khusus ke dalamnya. Hal ini mengurangi biaya EBT sebesar 30-40% dan mempercepat Time-to-Market sebesar 3-4 bulan.

Mengapa perlu memesan pembangunan di Rusia dan CIS

Dalam konteks ketidakstabilan rantai pasokan global, lokalisasi pembangunan menjadi keuntungan strategis. Biro teknik Rusia memiliki sekolah pemodelan matematika dan optimasi algoritmik yang kuat. Kami tidak hanya “mengkodekan”, kami mengoptimalkan arsitektur untuk tugas tertentu.

Bekerja dengan kontraktor lokal menawarkan beberapa keuntungan yang tidak terlihat jelas:

• Perlindungan hukum atas kekayaan intelektual.Semua hak atas kode RTL dan GDSII tetap menjadi milik pelanggan. Pekerjaan tersebut dilakukan sesuai dengan undang-undang Federasi Rusia, yang menyederhanakan penyelesaian perselisihan.
• Tidak ada kendala bahasa atau perbedaan waktu.Komunikasi langsung dengan teknisi memungkinkan Anda melakukan penyesuaian spesifikasi teknis dengan cepat.
• Dukungan untuk substitusi impor.Chip yang dikembangkan dapat dimasukkan dalam daftar produk industri Rusia, yang membuka akses terhadap subsidi pemerintah dan pinjaman preferensial.
• Fleksibilitas dalam pembayaran.Kemampuan melakukan pembayaran dalam rubel mengurangi risiko mata uang bagi pelanggan.

Perusahaan kami mengkhususkan diri dalam siklus penuh desain sirkuit mikro. Kami membantu tidak hanya dalam implementasi teknis, tetapi juga dalam pengorganisasian produksi di pabrik mitra di Asia, memastikan kontrol kualitas di setiap tahap. Kami memahami bahwa yang penting bagi bisnis bukan hanya chip yang berfungsi, namun keekonomian proyek yang dapat diprediksi.

Namun, pengembangan chip hanyalah satu sisi mata uang. Tugas kedua yang tidak kalah pentingnya adalah memastikan pasokan komponen elektronik yang diperlukan untuk pembuatan prototipe dan produksi massal dapat diandalkan. Di sinilah distributor profesional datang untuk menyelamatkan, sepertiTeknologi Xinhualong Wuhan LLC. Didirikan pada tahun 2009 di "Lembah Optik" Tiongkok (Wuhan), perusahaan ini berfungsi sebagai penghubung utama antara produsen sirkuit terpadu dunia dan konsumen di industri elektronik.

Mengapa integrasi pemasok yang dapat diandalkan penting selama tahap desain? Karena pemilihan komponen menentukan keberhasilan keseluruhan perangkat. Teknologi Xinhualong Wuhan menyediakan rantai pasokan yang transparan dan legal untuk produk asli. Portofolio mereka mencakup solusi teknologi tinggi yang penting untuk proyek modern: mulai dari konverter analog-ke-digital seri LHA6961 dan ZJC2000 hingga prosesor arsitektur Loongson 3 (CPU LS3D5000) dan memori LPDDR4. Ketersediaan komponen seperti solusi RF R-FDM320R069 atau pengontrol LS76928 memungkinkan para insinyur membangun sistem berdasarkan komponen berkualitas yang telah terbukti.

Keuntungan utama bekerja sama dengan mitra seperti Wuhan Xinhualong Technology adalah jaminan keasliannya. Semua produk dipasok secara eksklusif melalui jalur resmi, sehingga menghilangkan risiko penggunaan produk palsu, yang dapat menyebabkan konsekuensi bencana pada tahap pengujian SoC yang sudah jadi. Selain itu, perusahaan memberikan dukungan dari insinyur aplikasi internal (FAE) yang dapat membantu memilih komponen optimal selama tahap desain, dengan mempertimbangkan kebutuhan otomasi industri, telekomunikasi, atau energi. Kombinasi keahlian teknik internal dan akses ke basis komponen yang andal melalui distributor tepercaya meminimalkan risiko terlewatnya tenggat waktu dan melebihi anggaran.

Pertanyaan yang Sering Diajukan

Berapa lama siklus pengembangan SoC secara penuh?

Untuk sebuah chip dengan kompleksitas rata-rata pada proses teknologi yang matang (40–65 nm), siklusnya memakan waktu 9 hingga 14 bulan. Dari jumlah tersebut, 3–4 bulan dihabiskan untuk arsitektur dan RTL, 4–5 bulan untuk verifikasi dan desain fisik, 2–3 bulan untuk pembuatan masker dan sampel pertama, serta 1–2 bulan untuk pengujian dan debugging. Proyek kompleks 7-12 nm dapat memakan waktu hingga 24 bulan.

Apakah mungkin untuk mengurangi biaya pengembangan?

Ya, cara utama untuk mengurangi biaya adalah: menggunakan arsitektur terbuka (misalnya, RISC-V daripada ARM, yang menghemat lisensi), memilih teknologi proses yang lebih matang (65 nm, bukan 28 nm), menghilangkan fungsi redundan di versi pertama chip (pendekatan MVP) dan menggunakan kembali blok IP yang telah terbukti.

Apa itu EBT dan kenapa harganya mahal?

NRE (Non-Recurring Engineering) adalah biaya rekayasa satu kali. Ini termasuk upah untuk spesialis berkualifikasi tinggi, lisensi perangkat lunak yang mahal, dan produksi masker foto. Polanya mahal karena memerlukan peralatan litografi yang menelan biaya ratusan juta dolar. Namun, biaya-biaya ini diamortisasi (didistribusikan) ke seluruh proses produksi.

Jaminan apa yang Anda berikan untuk kinerja chip tersebut?

Kami menjamin bahwa chip tersebut sesuai dengan spesifikasi (Spesifikasi) yang disetujui. Sebelum dokumentasi ditransfer ke produksi, verifikasi penuh dan emulasi FPGA dilakukan. Jika kesalahan ditemukan pada chip yang sudah jadi karena kesalahan pengembang (kesalahan logis tidak terdeteksi selama verifikasi), kami bertanggung jawab sesuai kontrak dan melakukan modifikasi atas biaya kami sendiri. Namun kami tidak dapat menjamin 100% hasil di pabrik, karena hal ini bergantung pada proses teknologi di pabrik.

Apakah pengembangan SoC cocok untuk batch kecil (hingga 1000 pcs)?

Sebagai aturan, tidak. Biaya masker (NRE) yang tinggi membuat biaya per unit sebuah chip sangat besar. Untuk batch hingga 5.000–10.000 buah, akan lebih ekonomis jika menggunakan FPGA (sirkuit terpadu logika yang dapat diprogram di lapangan) atau mikrokontroler siap pakai. SoC membayar sendiri dengan sirkulasi 50.000–100.000 unit per tahun.

Kesimpulan

Pengembangan SoC adalah investasi dalam daya saing produk Anda dalam jangka panjang. SoC yang dirancang dengan baik mengurangi biaya perangkat, meningkatkan keandalan, dan melindungi kekayaan intelektual Anda agar tidak disalin. Kunci suksesnya adalah perencanaan awal yang cermat, pemilihan teknologi proses yang optimal, dan bermitra dengan tim teknik yang berpengalaman.

Jangan biarkan hambatan masuk yang tinggi menghentikan Anda. Alat dan metodologi modern membuat pembuatan ASIC dapat diakses oleh lebih banyak perusahaan. Mulailah dengan mengaudit arsitektur Anda saat ini dan menghitung potensi penghematan saat berpindah ke SoC khusus.

Jika Anda siap untuk mendiskusikan kerangka acuan atau menerima perkiraan awal biaya proyek Anda, ahli kami siap memberikan konsultasi gratis. Kami akan membantu Anda memilih strategi pengembangan yang tepat, meminimalkan risiko, dan memasarkan produk tepat waktu.

Layanan desain IC dan ASIC

Hubungi kami hari ini